и в показаны схемы дуальных сумматоров формы SGS, размещенные в одном корпусе, они могут работать совместно друг с другом без дополнительных внешних цепей.

Более наглядное изображение и чтение логических схем обеспечивают символы, имеющие те же принципы обозначения входов и выходов, как и символы базовых схем. С точки зрения подключения входов и выходов переноса С важна их логическая полярность, которая может совпадать и не совпадать. На рис. 5.38а

А в d

CqS s

А в Ci CoS S

A В Ci Co 5 5

A В Ci Cos S

a в Ci CqS S :

Puc. 5.38. a), 6) Символы сумматоров с совпадающими логическими полярностями входа и выхода С; в), г) с несовпадающими логическими полярностями входа и выхода переноса С; д) согласование логических полярностей входов А к В с помощью инверторов; е) символы сумматора с встроенными инверторами

показан символ сумматора с одинаковой логической полярностью входов d и Со- Входы и выходы без кружка активны при уровне В, и, наоборот, обозначение кружком символизирует активный уровень Н. Если на* всех входах А, В, С, имеется уровень В, то .уровень В будет и на выходах переноса С и суммы .5 без кружка, а уровень Н - на выходе 5 с кружком. Так как на входе Сг и на выходе Со имеются одинаковые уровни В, то соединение входов Сг и Со отдельных сумматоров не вызывает затруднений. Для такого же сумматора справедлив и двойственный символ на рис. 5.386, у которого предполагается активный уровень Н. Уровни на выходах Со и 5 противоположны уровням на выходах символа а. Применяются и тот и другой символы.

Символ на рис. 5.38в соответствует сумматору, у которого прн активных уровнях В на входах А, В, Cj на выходе Со имеется уровень Н, т. е. логическая полярность выхода Со отличается от логической полярности входа С,-. Такое несовпадение характерно для монолитных интегральных сумматоров. Существуют две основные возможности подключения выхода Со одного сумматора к входу Сг второго сумматора.

1. Между выходом Со одного сумматора и входом d другого включается инвертор, результатом чего является исключение несовпадения логических полярностей, причем логическое значение переноса не меняется. В этом случае для обозначения сумматора на схемах используется только символ, показанный на рис. 5.38е. На практике, однако, этот способ не используется, так как инверторы увеличивают задержку распространения.

2. Следующую возможность включения показывает двойственный символ того же сумматора на рис. 5.38г, из которого вы-5* 13Л

г№кае.т, что при активных уровнях Н на входах А, В, С на выходе •Со будет уровень В и поменяются уровни на обоих выходах S. Мз сравнения обоих символов на ри€. б.38е, г ясно, что у сумматора с активными уровнями В на входах А, В согласно символу е выход Со можно соединить прямо со входом Ci следующего тако-

-Го же сумматора, обозначенного двойственным символом г, у ко-торого, однажо, на входах А и В имеются активные уровни Н.. Так

:NKaK считаем, что. у входных переменных активный уровень - В,

.то последовательно входам А и В подключаются инверторы >1ркс. 5.38д). В интегральных сумматорах эти инверторы уже гастроены; символ, соответствующий такому сумматору, показан ;на рж. б.ЗВе. Сравнивая символы сумматора без инверторов (рис.-5.38в и сумматора с инверторами (рис. 5.38е), ясно видим, что их входы Ci и выходы Со можно непосредственно соединять. Символу на рис. 5.38в соответствует сумматор на рис. 5.376, а символу на рис. 5.38е - сумматор на рис. 5.37в, если рассматри-.вать .только входы А, В.

4)дноразрядные полные вычитасеяи

Арифметическая операция вычитания обычно реализуется с шомощью дополняющих чисел в схемах с сумматорами, но в не-эсоторых случаях более выгодно использовать вычитатели. Комбинационная таблица полного одноразрядного вычитателя представлена на рис. 5.39а. Цифры В и У, вычитаются из цифры А, причем из высшего разряда нужно занять Vq. Необходимость .заема Vi не возникает в случае вычитания в младшем разряде.

DABli+AB\i.*A8VifAB]i

-[уд !

AB*ABri(ABi-AB)

ABYi DVo

0 0 1 Q \ Л «I 1

. 1 o-o

10 1

1 10

I 1.1

л I 1 1

0 1 10

0 0 0 0

Puc. 5.39. Полный одноразрядный вычитатель:

а) комбинационная, тайлмца и минимизация выходных функций;

б) пример схемы

Возможность Минимизации функции разности D и занимаемой величины Vq вытекает из карт на рис. 5.39а. Так же, как у сумматоров, при составлении этих схем можно исходить из соответственно преобразовакцых алгебраических выражений функций:

D ==ABVi+ABVi +ABVi+Ami -=Vi{AB+AB) +Vi{AB+AB)=

= ABVi+V(A+B+Vd, (5-10)

D=ABVi+AWi+ABVi+MVi=Vi (AB+AB)+Vt {AB-\-AB) =

=ABVt+Vo{A+B+Vd, (5-11)

. V„=ABVi+ABVi+ABVi+ABVi=AB+Vi [АВ+ЩАВ+Уг (A+B),

(5.12)

VoABVi+ABVi+ABVi +ABVi=AB+ViiAB +AB) =AB+Vi{A+B).

(5.13)

Из сравнения алгебраических выражений функций полного сумматора и вычитателя вытекает, что S=D, S=D и отличаются только выражения переноса Со и занимаемой величины Vq. Если в выражениях S и Со вместо В подставить его дополнение В, а вместо С,- - дополнение Vt, то S=D, SD, Co=Vo и CoVc На рис. 5.396 имеется схема полного вычитателя, которая идентична схеме полного сумматора на рис. 5.38а. Отличаются только обозначения входов и выходов.

Слолсение и вычитание двоичных чисел

На рис. 5.40а представлена схема параллельного четырехразрядного сумматора, в которой в качестве основных блоков ис- . пользованы неполные сумматоры и элементы И-НЕ. Суммируемые цифры, выраженные с помощью четырех бит - а4а3а2а1 и B4BSB2B1, подаются на соответствующие входы А, В, и после некоторой задержки (она зависит от задержки переносов, которые последовательно поступают от входа Ci к выходу ;С4) на выходах , S4S352S1 появляется результирующая сумма. Ai и В\ - младшие . разряды. Если перенос С4 имеет значение..!, то возникает переполнение. Это означает, что сумма обеих цифр больше, чем четыре бита.

На рис. 5.406 приведена схема с полными сумматорами с совпадающими логическими полярностями С, и Со. У первого полного сумматора должно быть Ci = 0, поэтому он может быть заменен неполным сумматором, имеющим только два входа - Л и 5. На рис. 5.40в показана схема с дуальными сумматорами.

На рис. 5.41а показано использование сумматоров с совпадающими логическими полярностями Сг и Со для вычитания двоич-•Кых чисел. Вместо вычитания числа В прибавляется его двоич-йое дополнение, получаемое путем инверсии переменных в4в3в2в1